Jahrzehntelang war der Fortschritt bei Prozessoren eng damit verbunden, immer mehr Transistoren auf einem zunehmend komplexen Stück Silizium unterzubringen. Dieser Ansatz führte zu schnelleren CPUs, GPUs und spezialisierten Recheneinheiten, wird jedoch immer schwieriger fortzuführen, da Chips größer werden, moderne Fertigungsverfahren höhere Kosten verursachen und aktuelle Anwendungen sehr unterschiedliche Rechenressourcen benötigen. Im Jahr 2026 basieren einige der wichtigsten Hochleistungsprozessoren deshalb nicht mehr auf einem einzigen großen Die. Stattdessen teilen Hersteller komplexe Designs in kleinere Komponenten, sogenannte Chiplets, auf und verbinden sie innerhalb eines gemeinsamen Gehäuses so miteinander, dass sie als koordinierter Prozessor arbeiten. AMD hat diesen Ansatz bereits zu einem zentralen Bestandteil seiner Server-CPUs und KI-Beschleuniger gemacht, während NVIDIA bei seinen größten Blackwell-GPUs ebenfalls ein Multi-Die-Design einsetzt. Chiplets sind damit längst keine experimentelle Lösung für ein Fertigungsproblem mehr. Sie entwickeln sich zu einer der wichtigsten Möglichkeiten, Prozessorleistung, Speicherkapazität und Funktionsumfang zu erhöhen, ohne lediglich ein einzelnes Stück Silizium immer größer zu machen.
Warum monolithische Chips an praktische Grenzen stoßen
Bei einem monolithischen Prozessor befinden sich CPU-Kerne, Cache, Speichercontroller, Schnittstellen und andere wichtige Funktionen auf einem einzigen durchgehenden Silizium-Die. Das bietet klare Vorteile. Die Kommunikation zwischen verschiedenen Bereichen des Prozessors kann schnell erfolgen, der physische Aufbau ist vergleichsweise direkt und Entwickler müssen keine extrem leistungsfähigen Verbindungen zwischen voneinander getrennten Dies konstruieren. Über viele Jahre ermöglichten Fortschritte in der Halbleiterfertigung, solche Chips kontinuierlich zu vergrößern und zu verbessern, während immer mehr Transistoren auf einer vertretbaren Fläche untergebracht werden konnten. Moderne High-End-Prozessoren benötigen jedoch enorme Mengen an Rechenleistung, Cache und Konnektivität. Werden all diese Komponenten weiterhin auf einem einzigen Die integriert, entstehen zunehmend Probleme hinsichtlich physischer Größe, Herstellungskosten, Stromversorgung und Wärmeentwicklung. Zudem gibt es eine praktische Obergrenze dafür, wie groß ein einzelner Die mit den bei der Chipproduktion eingesetzten Belichtungsverfahren gefertigt werden kann. Die Branche kann deshalb nicht unbegrenzt immer größere Siliziumflächen verwenden.
Auch die Ausbeute bei der Fertigung ist ein wichtiger Grund dafür, Prozessoren in kleinere Dies aufzuteilen. Halbleiterwafer sind niemals vollständig frei von mikroskopisch kleinen Defekten. Bei einem sehr großen Die kann bereits ein Fehler in einem kleinen Bereich dazu führen, dass eine wesentlich größere Menge teuren Siliziums unbrauchbar wird. Kleinere Dies bieten Herstellern mehr Flexibilität, weil jedes einzelne Element getestet werden kann, bevor daraus ein vollständiger Prozessor zusammengesetzt wird. Funktionsfähige Dies können ausgewählt und kombiniert werden, während fehlerhafte Komponenten aussortiert werden, ohne zwangsläufig einen kompletten großen Prozessor verwerfen zu müssen. Der wirtschaftliche Vorteil wird besonders bei modernsten Fertigungsprozessen relevant, bei denen sowohl die Waferproduktion als auch die Entwicklung neuer Chips extrem kostspielig sind. Chiplets beseitigen Fertigungsfehler zwar nicht, und auch die abschließende Montage erzeugt zusätzlichen Aufwand, doch sie verhindern, dass jede einzelne Funktion zwangsläufig mit dem neuesten und teuersten Verfahren gefertigt werden muss, nur weil CPU- oder GPU-Kerne davon profitieren.
Die Möglichkeit, unterschiedliche Funktionen voneinander zu trennen, ist ebenso bedeutend wie die potenziell höhere Fertigungsausbeute. CPU-Kerne profitieren stark von moderneren Fertigungsverfahren, weil kleinere und effizientere Transistoren Leistung und Energieeffizienz verbessern können. Viele I/O-Schaltungen gewinnen dagegen deutlich weniger, wenn sie auf die jeweils neueste Fertigungsstufe übertragen werden. Ein Chiplet-Design ermöglicht es daher, leistungsstarke Kerne auf modernem Silizium zu fertigen, während Speichercontroller und externe Schnittstellen auf einem anderen Die mit einem anderen Verfahren verbleiben. AMD nutzt dieses Prinzip umfassend in seiner EPYC-Familie. EPYC-9005-Prozessoren der fünften Generation kombinieren Zen-5- beziehungsweise Zen-5c-Recheneinheiten in einem Multi-Chip-Design und erreichen je nach Modell bis zu 192 CPU-Kerne. Die nächste Generation führt diesen Ansatz weiter: AMD teilte im Mai 2026 mit, dass die Produktion des EPYC-Prozessors der sechsten Generation mit dem Codenamen Venice auf Basis des 2-nm-Prozesses von TSMC hochgefahren wurde. Durch den modularen Aufbau kann sich jede Prozessorgeneration weiterentwickeln, ohne dass sämtliche Komponenten auf exakt dieselbe Weise neu konstruiert werden müssen.
Ein Chiplet ist mehr als nur ein kleineres Stück Silizium
Die einfachste Beschreibung eines Chiplets lautet: Es handelt sich um einen vergleichsweise kleinen Die, der einen Teil der Aufgaben übernimmt, die früher möglicherweise gemeinsam auf einem einzigen großen Chip untergebracht worden wären. Diese Definition ist hilfreich, erklärt aber noch nicht, wodurch moderne Chiplet-Prozessoren tatsächlich praktikabel werden. Die einzelnen Dies müssen so schnell miteinander kommunizieren, dass sich das fertige Produkt weitgehend wie ein integrierter Prozessor verhält. Eine CPU kann mehrere Compute-Dies zusammen mit einem separaten I/O-Die enthalten, während ein KI-Beschleuniger mehrere Recheneinheiten, Cache, Anbindungen an High-Bandwidth Memory und spezielle Kommunikationslogik kombinieren kann. Entscheidend ist also nicht nur, dass ein Prozessor in einzelne Teile zerlegt wurde, sondern dass diese Komponenten von Anfang an für die Zusammenarbeit ausgelegt sind. Das Gehäuse und die interne Verbindungstechnik werden dadurch zu einem Teil der eigentlichen Prozessorarchitektur und dienen nicht mehr lediglich als äußere Hülle für einen fertigen Chip.
Moderne Packaging-Technologien stellen die dichten elektrischen Verbindungen bereit, die für einen solchen Aufbau erforderlich sind. Dies können nebeneinander auf einem Interposer angeordnet oder über kleine Siliziumbrücken verbunden werden, während einige Konstruktionen einzelne Dies direkt übereinander stapeln. Solche Verfahren werden häufig als 2,5D- beziehungsweise 3D-Integration bezeichnet. Um das Grundprinzip zu verstehen, sind diese Fertigungsbegriffe jedoch nicht zwingend erforderlich: Die einzelnen Komponenten liegen extrem dicht beieinander und werden über wesentlich mehr Verbindungen gekoppelt, als es zwischen separaten Chips auf einer gewöhnlichen Leiterplatte sinnvoll möglich wäre. Die SoIC-Technologie von TSMC ist beispielsweise darauf ausgelegt, unterschiedliche Dies mithilfe sehr dichter Die-to-Die-Verbindungen übereinander zu integrieren, während Intel unter anderem Technologien wie Foveros und EMIB verwendet, um spezialisierte Dies miteinander zu kombinieren. Solche Verfahren verkürzen die Strecke, die Daten zurücklegen müssen, und ermöglichen es, große logische Prozessoren aus mehreren Siliziumkomponenten aufzubauen.
Genau deshalb sollte ein moderner Chiplet-Prozessor nicht mit älteren Computersystemen verwechselt werden, die lediglich mehrere voneinander unabhängige Chips verwendeten. In einer gut entwickelten Multi-Die-CPU oder einem entsprechenden Beschleuniger können Hardware und Software die zusammengesetzte Einheit häufig wie eine einzige zusammenhängende Rechenressource behandeln. Cache-Daten, Speicheranfragen und Befehle werden über spezielle Hochgeschwindigkeitsverbindungen zwischen den Dies übertragen, während das Betriebssystem oder die Anwendung nicht zwangsläufig jedes Chiplet als separaten Prozessor verwalten muss. Dieses Verhalten zu erreichen, ist allerdings anspruchsvoll. Entwickler müssen Latenzen begrenzen, die Konsistenz zwischen verschiedenen Caches sicherstellen und verhindern, dass die Kommunikation zwischen den Dies zum Engpass wird. Ein monolithischer Die besitzt weiterhin einen grundsätzlichen Vorteil, wenn zwei benachbarte Schaltungen Informationen über extrem kurze Strecken austauschen müssen. Bei der Chiplet-Entwicklung geht es daher vor allem darum, die Flexibilität mehrerer Dies so zu nutzen, dass ihre Vorteile die einfachere Kommunikation innerhalb eines einzelnen Siliziumstücks überwiegen.
Warum KI-Beschleuniger den Wandel zusätzlich beschleunigen
Künstliche Intelligenz verstärkt die Argumente für Multi-Die-Prozessoren, weil große KI-Modelle mehrere Ressourcen gleichzeitig benötigen. Sie verlangen enorme Mengen paralleler Rechenleistung, doch reine Rechengeschwindigkeit allein reicht nicht aus. Ein Beschleuniger muss seine Recheneinheiten außerdem schnell mit Daten versorgen, große Mengen sehr schnellen Speichers bereitstellen und effizient mit anderen Beschleunigern kommunizieren, wenn ein Modell über zahlreiche Geräte verteilt wird. Ein einzelner Die wird irgendwann zu stark eingeschränkt, um all diese Anforderungen gemeinsam abzudecken. Eine Aufteilung des Designs verschafft Entwicklern mehr Spielraum, Rechenressourcen zu skalieren und gleichzeitig Speicheranbindungen, Cache und Kommunikationshardware dort zu platzieren, wo sie am sinnvollsten sind. Besonders wichtig ist dabei High-Bandwidth Memory, kurz HBM, der sehr nahe am Prozessor angeordnet wird und wesentlich höhere Datenraten als gewöhnlicher Systemspeicher liefern kann. Moderne Packaging-Technologien können mehrere Compute-Dies und mehrere HBM-Stacks innerhalb einer dicht verbundenen Einheit zusammenführen.
Die Instinct-Familie von AMD zeigt, wie weit dieser Ansatz bis 2026 fortgeschritten ist. Bereits frühere MI300-Beschleuniger kombinierten mehrere Accelerator Complex Dies mit separaten I/O-Dies und HBM-Stacks. Der neuere Instinct MI455X, der im Juli 2026 als Teil der MI400-Serie vorgestellt wurde, treibt den modularen Aufbau noch weiter. Laut AMD verfügt er über acht CDNA-5-Compute-Chiplets, zwei I/O-Dies und zwei Fabric-and-Cache-Dies. Diese Komponenten werden mit zwölf HBM4-Stacks kombiniert, die insgesamt 432 GB Speicher und eine theoretische Speicherbandbreite von bis zu 23,3 TB/s bereitstellen. Solche Werte sind relevant, weil große KI-Systeme zunehmend nicht nur an Grenzen der Rechenleistung, sondern auch an Speichergrenzen stoßen. Modelle, temporäre Daten und Informationen, die während langer KI-Interaktionen vorgehalten werden, beanspruchen sowohl Speicherkapazität als auch Bandbreite. Durch die Aufteilung der Prozessorfunktionen kann AMD diese Ressourcen auf eine Weise skalieren, die mit einem einzigen enorm großen herkömmlichen Die nur äußerst schwer umzusetzen wäre.
NVIDIAs Blackwell-Familie zeigt, dass diese Architektur keineswegs nur von einem einzelnen Hersteller verfolgt wird. Blackwell Ultra besteht aus zwei sehr großen Dies, die über NVIDIAs High-Bandwidth Interface miteinander verbunden sind. Diese Verbindung erreicht eine Die-to-Die-Bandbreite von 10 TB/s. NVIDIA beschreibt das Paar aus Sicht der CUDA-Software als eine zusammenhängende GPU. Blackwell Ultra kann dadurch Rechenressourcen beider Dies nutzen und Entwicklern gleichzeitig ein vertrautes Programmiermodell bieten. Abhängig von der jeweiligen Produktkonfiguration werden außerdem bis zu 288 GB HBM3E-Speicher und eine Speicherbandbreite von bis zu 8 TB/s unterstützt. Entscheidend ist dabei weniger, welcher Hersteller bei einer bestimmten Kennzahl den höheren Wert erreicht. Beide Ansätze zeigen dieselbe strukturelle Veränderung: Sobald ein Beschleuniger zu groß und anspruchsvoll für ein einzelnes praktikables Stück Silizium wird, ermöglichen schnelle Verbindungen und moderne Packaging-Technologien mehreren großen Dies, gemeinsam wie ein einziges Gerät zu arbeiten.
Packaging wird fast so wichtig wie das Transistordesign
Während eines großen Teils der Halbleitergeschichte erhielt das Packaging deutlich weniger öffentliche Aufmerksamkeit als die Größe von Transistoren oder die Prozessorarchitektur. Ein Prozessorgehäuse wurde häufig hauptsächlich danach beurteilt, in welchen Sockel eine CPU eingesetzt werden konnte. Chiplets verändern diese Gewichtung grundlegend. Die elektrischen Verbindungen zwischen verschiedenen Dies können bestimmen, wie schnell Daten übertragen werden, wie viel Energie die Kommunikation benötigt und wie effizient unterschiedliche Teile eines Prozessors gemeinsam auf Speicher zugreifen. Auch die physische Anordnung beeinflusst die Kühlung, weil mehrere leistungsstarke Dies und Speicherstacks auf vergleichsweise kleinem Raum konzentriert sein können. Entwickler müssen deshalb Silizium und Packaging gemeinsam planen. Ein schnellerer Compute-Die bringt nur begrenzte Vorteile, wenn seine Speicheranbindung nicht genügend Daten bereitstellen kann. Ebenso wenig hilft es, immer mehr Chiplets hinzuzufügen, wenn die Verbindungen zwischen ihnen überlastet werden, sobald sich eine Arbeitslast über den gesamten Prozessor verteilt.
Der Datentransport ist eine der zentralen Herausforderungen, weil die Übertragung von Informationen sowohl Zeit als auch Energie benötigt. Die Kommunikation innerhalb eines einzelnen Dies ist im Allgemeinen effizienter, als dieselben Informationen über eine längere elektrische Verbindung zu übertragen. Ein erfolgreiches Chiplet-Design benötigt daher kurze, breite und energieeffiziente Verbindungen zwischen seinen Komponenten. Entwickler müssen außerdem festlegen, welche Informationen möglichst nahe an jedem Compute-Die verbleiben sollten und welche Ressourcen vom gesamten Prozessor gemeinsam genutzt werden. Die Positionierung des Caches ist dabei besonders wichtig, weil häufig benötigte Daten nicht unnötig zwischen verschiedenen Chiplets übertragen werden sollten. Bei KI-Beschleunigern wird diese Aufgabe durch mehrere HBM-Stacks und zunehmend schnellere Verbindungen zu benachbarten Beschleunigern noch anspruchsvoller. Das fertige Design muss Rechenleistung, lokalen Speicher, gemeinsam genutzten Speicher und den Datenverkehr zwischen den Dies ausgewogen aufeinander abstimmen, anstatt sich ausschließlich auf die Geschwindigkeit der Recheneinheiten zu konzentrieren.
Moderne Packaging-Verfahren bringen allerdings auch eigene Fertigungsprobleme mit sich. Ein Prozessor aus mehreren bereits getesteten Dies kann einige Risiken vermeiden, die bei einem einzigen riesigen Die entstehen. Das fertige Produkt ist nun jedoch von einer präzisen Platzierung, zuverlässigen Bonding-Verfahren, stabilen elektrischen Verbindungen und kontrolliertem thermischen Verhalten innerhalb einer wesentlich komplexeren Konstruktion abhängig. Tests gewinnen dadurch zusätzlich an Bedeutung, weil Hersteller funktionsfähige Dies identifizieren müssen, bevor sie in ein kostspieliges Gehäuse mit mehreren Komponenten eingebaut werden. Eine Reparatur nach der vollständigen Montage eines Prozessors ist im Regelfall nicht praktikabel. Ein Fehler in einer späteren Fertigungsphase kann daher weiterhin wertvolles Silizium und teuren Speicher unbrauchbar machen. Diese Kosten erklären, warum Chiplets nicht automatisch für jedes Gerät die günstigste Lösung darstellen. Ihre Vorteile werden besonders deutlich bei großen, teuren oder stark spezialisierten Prozessoren, bei denen die Kombination kleinerer optimierter Dies einen größeren Nutzen bringt als der zusätzliche Aufwand bei Packaging und Fertigung.
Was Chiplet-Prozessoren für Computer und Rechenzentren verändern werden
Die langfristige Bedeutung von Chiplets liegt darin, dass Prozessoren zunehmend modular entwickelt werden können. Ein Hersteller kann verschiedene Arten von Compute-Dies entwickeln und sie anschließend mit unterschiedlichen Mengen an Cache, Speicheranbindungen oder I/O kombinieren, um Produkte für unterschiedliche Aufgaben zu erstellen. Serverprozessoren zeigen diesen Ansatz bereits durch Modellreihen mit stark voneinander abweichenden Kernzahlen, während KI-Beschleuniger zunehmend spezialisierte Dies für Rechenleistung, Cache und Kommunikation kombinieren. Zukünftige Designs können dieses Prinzip weiterführen und CPU-Kerne, GPU-Ressourcen, Hardware für neuronale Netze und spezialisierte Beschleuniger innerhalb desselben Gehäuses zusammenbringen, wenn eine solche Kombination sinnvoll ist. Das bedeutet allerdings nicht, dass sich Komponenten beliebig wie einfache Bausteine zusammensetzen lassen. Jedes Design erfordert weiterhin sorgfältige elektrische, thermische und softwareseitige Abstimmung. Dennoch muss ein neuer Prozessor nicht mehr zwangsläufig unter der Annahme entwickelt werden, dass jeder wichtige Transistor auf einem einzigen riesigen Die untergebracht werden muss.
Eine weitere wichtige Veränderung besteht darin, dass sich unterschiedliche Teile eines Prozessors mit unterschiedlicher Geschwindigkeit weiterentwickeln können. Das jeweils modernste Fertigungsverfahren kann den Komponenten vorbehalten bleiben, die am stärksten von kleineren Transistoren profitieren, während Funktionen mit geringerer Skalierung auf einem anderen Prozess verbleiben. Dadurch lässt sich der Druck auf begrenzte Kapazitäten modernster Halbleiterfertigung reduzieren und vermeiden, dass für Schaltungen, die kaum davon profitieren, die höchsten Produktionskosten bezahlt werden müssen. Gleichzeitig können bewährte Komponenten wiederverwendet werden. Ein I/O-Die, Cache-Die oder Kommunikationsdesign kann über mehrere Prozessorgenerationen hinweg sinnvoll bleiben, selbst wenn die Compute-Chiplets erheblich verändert werden. Dieser Ansatz beseitigt die enormen Entwicklungskosten moderner Prozessoren nicht, gibt Herstellern jedoch mehr Möglichkeiten, ihre Investitionen auf mehrere Produkte und Generationen zu verteilen.
Für gewöhnliche Nutzer wird diese architektonische Veränderung weniger sichtbar sein als für die Halbleiterindustrie selbst. Käufer eines Desktop-PCs werden einen Prozessor kaum deshalb auswählen, weil sich ein interner Cache-Controller auf einem separaten Die befindet. Ebenso interessieren sich Unternehmen beim Kauf von KI-Servern stärker für Leistung, Speicher, Energieverbrauch, Zuverlässigkeit und Softwareunterstützung als für die genaue Zahl einzelner Siliziumkomponenten in jedem Beschleuniger. Chiplets sind deshalb wichtig, weil sie verändern, was Hersteller innerhalb vertretbarer Kosten- und Leistungsgrenzen überhaupt bauen können. Höhere Kernzahlen, größere Caches und deutlich höhere Speicherbandbreiten lassen sich leichter realisieren, wenn Entwickler nicht ausschließlich durch die Größe eines einzelnen Dies eingeschränkt werden. Gleichzeitig werden die Qualität der Verbindungen und des Packaging zu einem Teil der tatsächlichen Prozessorleistung. Künftige Vergleiche werden daher zunehmend davon abhängen, wie effizient die gesamte Multi-Die-Konstruktion arbeitet, und nicht ausschließlich von den Eigenschaften eines einzelnen Compute-Dies.
Die Zukunft wird modularer, aber monolithische Chips verschwinden nicht
Der Wechsel zu Chiplets sollte nicht als unmittelbares Ende monolithischer Prozessoren verstanden werden. Kleine und mittelgroße Chips können weiterhin günstiger, einfacher und energieeffizienter sein, wenn alle erforderlichen Funktionen problemlos auf einem einzigen Die Platz finden. Viele Embedded-Prozessoren, Controller und Geräte für Endverbraucher benötigen weder die enormen Kernzahlen noch die extreme Speicherbandbreite einer Rechenzentrums-CPU oder eines KI-Beschleunigers. Eine Aufteilung solcher Designs könnte zusätzliche Kosten für Packaging und Kommunikation verursachen, ohne einen nennenswerten Vorteil zu bieten. Selbst im Hochleistungsbereich können Entwickler bestimmte Funktionsgruppen gemeinsam auf einem Die belassen, wenn eine besonders niedrige Latenz wichtiger ist als Modularität. Die Entscheidung zwischen einem oder mehreren Dies bleibt daher eine technische Abwägung und keine feste Regel, nach der künftig jeder Halbleiter aufgebaut werden muss.
Die stärksten Argumente für Chiplets finden sich am oberen Ende des Leistungsbereichs, wo Transistorzahlen, Speicheranforderungen und Fertigungskosten besonders schnell steigen. Im Jahr 2026 ist dieser Wandel bereits in kommerzieller Hardware sichtbar und längst nicht mehr auf Forschungsprojekte beschränkt. AMDs EPYC-Serverprozessoren nutzen Multi-Chip-Konstruktionen, um sehr hohe CPU-Kernzahlen zu erreichen. AMD-Instinct-Beschleuniger verteilen Rechenleistung, I/O, Cache und speicherbezogene Funktionen auf spezialisierte Dies. NVIDIAs größte Blackwell-Produkte kombinieren zwei umfangreiche GPU-Dies und lassen sie als zusammenhängende Einheit arbeiten. Intel entwickelt seine Packaging-Verfahren ebenfalls weiter, um mehrere Dies miteinander zu verbinden und die praktischen Größenbeschränkungen eines einzelnen Chips zu überwinden. Die Hersteller verwenden zwar unterschiedliche Konstruktionen, doch ihre Entwicklung zeigt dieselbe Richtung: Moderne Packaging-Technologien und Die-to-Die-Kommunikation sind zu grundlegenden Werkzeugen für die Skalierung leistungsfähiger Prozessoren geworden.
Dadurch verändert sich letztlich auch die Bedeutung des Begriffs Prozessor. Früher bezeichnete er ganz selbstverständlich ein einzelnes zentrales Stück Silizium. In besonders leistungsfähigen Systemen wird daraus zunehmend eine eng integrierte Gruppe verschiedener Siliziumkomponenten, die gemeinsam wie ein einziges Rechengerät funktionieren. Entwickler erhalten dadurch mehr Freiheit, für jede Funktion das geeignete Fertigungsverfahren zu wählen, Rechenleistung über die Größenbeschränkungen eines einzelnen Dies hinaus zu skalieren, große Mengen High-Bandwidth Memory nahe an den Recheneinheiten zu platzieren und bewährte Komponenten in mehreren Produkten wiederzuverwenden. Im Gegenzug gewinnen Verbindungstechnik, Packaging, Tests, Softwareverhalten und Kühlung weiter an Bedeutung. Monolithische Chips werden überall dort bestehen bleiben, wo sie weiterhin sinnvoll sind. Die größten CPUs und KI-Beschleuniger zeigen jedoch bereits deutlich die weitere Entwicklung: Zukünftige Leistungssteigerungen werden immer häufiger dadurch entstehen, dass das gesamte Gehäuse als ein zusammenhängender Prozessor entworfen wird, anstatt zu versuchen, sämtliche Aufgaben auf einem einzigen Stück Silizium unterzubringen.